Halbleiterherstellung: Der komplette Prozess vom Sand zum Chip

Die Halbleiterfertigungsverfahren Verwandeln Sie eine Scheibe gereinigten Sandes in einen fingernagelgroßen Chip, der Milliarden von Transistoren enthält. Es ist eine der anspruchsvollsten Produktionssequenzen der Welt: Ein einzelner Logikchip mit der Spitzenkante kann mehrere hundert bis mehr als 1.000 einzelne Prozessschritte und etwa 90 gemusterte Schichten durchlaufen, bevor er fertig ist Dieser Leitfaden geht über den gesamten Fluss, vom Rohsilizium und Wafer-Schneiden über Lithographie, Ätzen, Dotieren, Metallisieren, Würfeln und Verpacken, und zeigt, wo das härteste und am meisten übersehene Engineering wirklich passiert.

Was ist der Halbleiterherstellungsprozess?

Der Halbleiterherstellungsprozess ist die Abfolge physikalischer und chemischer Schritte, die integrierte Schaltkreise, Chips, Schicht für Schicht auf einer dünnen Scheibe aus kristallinem Silizium, einem sogenannten Wafer, aufbauen Anstatt ein Teil zu schnitzen, druckt ein Fab dasselbe Schaltkreismuster gleichzeitig über einen ganzen Wafer und produziert Hunderte oder Tausende identischer Matrizen auf einmal. Jeder Matrizen wird später ausgeschnitten und in den Chip verpackt, der in einem Telefon, Auto oder Rechenzentrum landet.

Außergewöhnlich macht es die Wiederholung Ein moderner Chip wird nicht in sechs Schritten hergestellt, diese sechs sind Kategorien. In der Praxis ist die Kernschleife von Folie → Beschichtung mit Resist → Muster belichten → Ätzen → Dope Wird Dutzende Male wiederholt, um ungefähr 90 gemusterte Schichten zu stapeln. Hier ist die Idee, die es wert ist, beachtet zu werden:

Nachfolgend finden Sie die Orientierungskarte für den Rest dieses Leitfadens, jede größere Etappe, was sie tut und welche Art von Ausrüstung sie ausführt.

Front-End vs. Back-End: Die zwei Hälften der Chipherstellung

Jeder Schritt in der Halbleiterfertigung fällt in eine von zwei Hälften Die Front-end (oft Wafer-Fabrication oder Front-End-of-Line genannt) baut die Transistoren und Verkabelungen auf dem Wafer im Reinraum Die Backend (Montage, Verpackung und Test, manchmal aufgeteilt in Wafer-Test und dann Montage) nimmt den fertigen Wafer, schneidet ihn in einzelne Matrizen und verwandelt jede Matrize in einen verwendbaren, geschützten Chip. Ein weit verbreitetes vierstufiges Industriemodell unterteilt dies in Wafer-Fertigung, Wafer-Test, Montage/Verpackung und Abschlusstest.

Diese Unterscheidung ist nicht akademisch, sie verändert, wer die Arbeit wo und zu welchen Kosten macht, wie ein Prozessingenieur sie in einem öffentlichen Q&A-Forum veröffentlicht hat, sind Front-End-of-Line “Hunderte einzigartiger, kritischer Schritte, die den Transistor auf dem Wafer erzeugen”, während Back-End-Schritte vergleichsweise standardisiert sind Genau aus diesem Unterschied werden die beiden Hälften zunehmend auf verschiedenen Kontinenten gebaut.

Halten Sie sich an diese Karte Wenn Sie lesen, dass ein Land “einen eigenen Chip herstellen will” bedeutet das fast immer Front-End-Fabs, die teuerste, am schwersten zu reproduzierende Hälfte, während Back-End-Verpackungen historisch in kostengünstigeren Regionen geclustert haben Diese Aufteilung ändert sich jetzt, wie der Ausblick-Abschnitt erklärt.

Vom Sand zum Wafer: Siliziumreinigung, Ingots & Slicing

Bevor ein einzelner Transistor gemustert wird, braucht man einen Wafer, und einen herzustellen ist ein Prozess für sich, Quarzsand wird zu metallurgischem Silizium reduziert, dann zu Polysilizium in elektronischer Qualität gereinigt, das besser als 99,991TP3 T rein ist (die anspruchsvollsten Qualitäten erreichen neun bis elf Neuner).Dass Polysilizium geschmolzen und durch das Czochralski-Verfahren zu einem Einkristall “ingot” gezogen wird, wodurch ein salamiförmiger Zylinder aus monokristallinem Silizium mit einem Durchmesser von bis zu 300 mm entsteht.

Wie werden Siliziumwafer hergestellt?

Als nächstes wird dieser Barren in dünne Scheiben geschnitten, dann überlappt, geätzt und poliert, um eine nahezu perfekte Spiegeloberfläche zu erhalten. Das Schneiden ist der Schritt, den die meisten Prozessübersichten überspringen, und es ist derjenige, der die Qualitätsobergrenze für alles, was folgt, leise festlegt. Die Gesamtdickenschwankung (TTV), Bogen- und Oberflächenschäden werden hier weitgehend entschieden, bevor jemals eine Folie abgelagert wird. Wenn die Scheibe ungleichmäßig ist, kann kein Teil der nachgelagerten Lithographie das verbrauchte Flachheitsbudget vollständig zurückgewinnen.

Das Schneiden erfolgt mit einem Siliziumwafer Schneiddraht SägeEine lange Schleife aus dünnem Stahldraht, beschichtet mit gebundenem Diamantschleifmittel, das den Barren durchsägt Laut einer Überprüfung des Waferschneidens durch Forscher aus dem Jahr 2025 University of Strathclyde (Mechanische Systeme und Signalverarbeitung, 2025), „Diamantdrahtsägen ist gerade deshalb zur vorherrschenden Wafer-Slicing-Technologie geworden, weil es eine bessere Oberflächenqualität und einen geringeren Schnittfehlverlust als ältere Aufschlämmungsmethoden liefert.

“Kerf” ist das Silizium, das durch den Schnitt selbst zu Staub wird Hier ist die unbequeme Arithmetik: mit ultrafeinem Diamantdraht unter 50 µm kann die Schnittbreite auf ungefähr 60 –80 µm gehalten werden, aber wenn Sie Wafer mit einer Dicke von nur ~150 µm schneiden, kann sich das Material, das durch den Schnitt verloren geht, der Dicke des Wafers nähern, den Sie behalten Bei modernen Hochdurchsatzleitungen schneiden mehrere Drähte einen ganzen Barren auf einmal; das Mehrdrahtschneiden Ansatz ist, was die Waferökonomie dazu bringt, in großem Maßstab zu arbeiten.

Oxidation und Abscheidung: Aufbau der Dünnschichtschichten

Mit einem polierten Wafer in der Hand beginnt die Front-End-Schleife, die erste Aufgabe jedes Zyklus ist es, einen dünnen Film abzulegen, den Rohstoff, in den das nächste Muster geschnitzt wird Filme sind nur Nanometer bis einige hundert Nanometer dick, und die Methode hängt vom Material und der erforderlichen Präzision ab.

• ✔Thermische OxidationZüchtet eine Silizium-Dioxid-Isolierschicht, indem der Wafer in Sauerstoff oder Dampf erhitzt wird Denn dieses Oxid wird gezüchtet Von Das Silizium selbst verbindet sich äußerst sauber.
• ✔Chemische Gasphasenabscheidung (CVD)Gase an der Waferoberfläche unter Abscheidung von Filmen wie Siliziumnitrid oder Polysilizium reagiert.
• ✔Im Gegensatz dazu, Physikalische Gasphasenabscheidung (PVD / Sputtern) Schlagen Sie Atome von einem Ziel ab, sodass sie sich auf dem Wafer absetzen, normalerweise nach Metallen.
• ✔Schließlich, Atomlagenabscheidung (ALD) Legt jeweils eine Atomschicht für die dünnsten und gleichmäßigsten Filme ab, die beim Schrumpfen der Geräte verwendet werden.

Warum so viele Methoden? weil die Aufgabe des Films die Technik entscheidet Ein Isolator, der Lochfrei sein muss, ein Metall, das einen schmalen Graben füllen muss, und ein wenige Atome dickes Gate-Dielektrikum erfordern jeweils eine andere Physik, und jede neue Schicht muss abgeschieden werden, ohne die bereits darunter liegenden gemusterten Schichten zu stören Epitaxy, ein verwandter Schritt, lässt eine frische einkristalline Siliziumschicht wachsen, die auf den darunter liegenden Wafer ausgerichtet ist, wenn die Geräteleistung eine makellose Startfläche erfordert.

Fotolithographie: Drucken des Schaltkreismusters

Die Fotolithographie ist der bestimmende Schritt der Halbleiterfertigung, sie bestimmt, wie klein die Transistoren sein können, und sie wiederholt sich für jede der ~90 Schichten, zuerst wird der Wafer mit einem lichtempfindlichen Film namens Fotolack beschichtet, dann wird er ultraviolettem Licht ausgesetzt, das durch eine gemusterte Maske projiziert wird, oder Fotomaske, montiert auf einem Absehen, wo das Licht landet, ändert der Widerstand die Chemie, wobei der Bauplan der Maske auf den Wafer übertragen wird.

Was ist Fotolithographie in der Halbleiterfertigung?

Es ist fotografische Musterung im Nanometermaßstab Belichtungswellenlänge setzt die Auflösungsgrenze: Tiefes ultraviolettes (DUV) Licht bei 365 nm und 193 nm handhabt ältere und Mittelklasse-Knoten, während die allerfeinsten Merkmale mit extrem ultraviolettem (EUV) Licht bei nur 13,5 nm bedruckt werden, eine Wellenlänge, die so kurz ist, dass sie durch Verdampfen von Zinntröpfchen mit einem Laser erzeugt und vollständig mit Spiegeln fokussiert werden muss, weil sie von gewöhnlichen Linsen absorbiert würde Für jede Schicht läuft die Schleife: Beschichtung widerstehen → belichten → untersuchen → prüfen, dann den Wafer zum Ätzen geben.

“Ein EUV-Lithografie-Scanner wiegt etwa so viel wie zwei Airbus A320 und kostet in der Nachbarschaft von $380 Millionen. Es gibt genau ein Unternehmen auf der Welt, das sie herstellt, das Ihnen alles darüber verrät, warum fortgeschrittene Knoten so konzentriert sind”

Diese Konzentration ist die wahre Geschichte der Lithographie. Da die fortschrittlichste Strukturierung von einem einzigen Lieferanten (ASML) und einer Handvoll Resist- und Maskenherstellern abhängt, ist die Fotolithographie sowohl das technische Herzstück des Prozesses als auch sein größter geopolitischer Engpass, ein Thema, das sich bei der Suchnachfrage wieder zeigt, wo das Interesse an “Photolithographie”und “EUV-Lithographie” gestiegen ist.

Ätzen, Dotieren und Ionenimplantation

Die Lithographie erzeugt nur eine Schablone im Resist. Zwei Schritte verwandeln diese Schablone in echte Schaltkreise. Ätzen Entfernt Material durch die Öffnungen im Resist, schneidet das Muster in den Film unten ab Das Trockenätzen (Plasma) verwendet reaktive Gase für scharfe, vertikale Seitenwände und ist an fortgeschrittenen Knoten Standard; beim Nassätzen werden chemische Bäder für weniger kritische Schichten verwendet. Seine eigentliche Herausforderung besteht in der Selektivität, bei der genau der beabsichtigte Film entfernt wird, ohne die darunter liegenden Schichten zu beschädigen, manchmal bis auf wenige Atomschichten.

Dann kommt Doping, (das Silizium sein schaltbares elektrisches Verhalten verleiht Reines Silizium ist weder ein guter Leiter noch ein guter Isolator; durch Einführung kontrollierter Verunreinigungen, Bor zur Herstellung von p-Typ-Regionen, Phosphor oder Arsen für n-Typ, schaffen Ingenieure die Verbindungsstellen, die einen Transistorschalter bilden Die heute vorherrschende Methode ist Ionenimplantation: Dotierstoffatome werden ionisiert, beschleunigt, und bis zu einer genau kontrollierten Tiefe und Dosis in das Silizium gebrannt, danach repariert ein Hochtemperaturglühen den Kristall und aktiviert die Dotierstoffe Ältere Diffusionsöfen werden für einige Schritte noch verwendet, aber die Implantation gibt die Tiefenkontrolle, die kleine Geometrien erfordern.

Metallisierung, Verbindungen und CMP

Sobald die Transistoren existieren, müssen sie miteinander verkabelt werden, und auf einem modernen Chip ist die Verkabelung eine eigene mehrstöckige Stadt. Diese Back-End-of-Line-Stufe (immer noch innerhalb der Wafer-Fab, nicht zu verwechseln mit Back-End-Verpackungen) baut 10 oder mehr gestapelte Schichten von Metallverbindungen, normalerweise Kupfer, getrennt durch isolierende Dielektrika. Seine vorherrschende Technik ist der Kupfer-Damascen-Prozess: Gräben werden geätzt, ausgekleidet, mit galvanisiertem Kupfer gefüllt und der Überschuss wird abgepoliert.

Dieser PolierschrittChemisch-mechanische Planarisation (CMP)Ist der unbesungene Held der Mehrschichtchips Nach jeder Metallschicht mahlt und poliert CMP den Wafer wieder flach, denn die Lithographie kann sich nur auf eine perfekt ebene Oberfläche konzentrieren Überspringen Sie ihn, und die geringe Fokustiefe eines fortschrittlichen Scanners bedeutet, dass die nächste Schicht einfach nicht drucken wird CMP wird nach der Abscheidung und Metallschritten durch den Fluss laufen, manchmal Dutzende Male pro Wafer.

Ein fertiger Wafer besteht also eigentlich aus zwei zusammengestapelten Strukturen: den Transistoren unten und einer dichten Kupferbahn darüber, die Strom und Signale überträgt, die alle gebaut sind, ohne jemals die darunter liegenden Schichten zu stören.

Wafer-Test, Würfeln, Montage & Verpackung

Wenn der Wafer die Front-End-Fab verlässt, enthält er Hunderte oder Tausende fertiger Matrizen, aber es sind noch keine Chips. Durch die Back-End-Verarbeitung werden sie in vier Schritten zu verpackten, testbaren Produkten: Sondentest, Würfeln, Montage und abschließender Test.

1. Wafer-Sonde / elektrische Sortierung: Jeder Würfel wird elektrisch auf dem Wafer getestet; Ausfälle werden markiert, sodass sich nur gute Würfel vorwärts bewegen.
2. Würfel: Der Wafer wird in einzelne Matrizen geschnitten Das Schneiden erfolgt durch eine Diamantwürfelsäge, einen Laser oder Plasma, und es ist wie beim Barrenschneiden ein hart- und sprödes Schneidproblem, bei dem Schnittfuge, Splitt und Kantenfestigkeit über die Ausbeute entscheiden. Präzision Diamantdraht- und Klingenwürfeln Werden dort eingesetzt, wo dünne oder zerbrechliche Matrizen kein Absplittern vertragen.
3. Montage / Verpackung: Jede gute Matrize wird mit einem Substrat verbunden und durch Drahtbonden oder Flip-Chip-Bumps mit der Außenwelt verbunden, dann eingekapselt Paketstile reichen von BGA und QFN bis hin zu Chip-Scale-Packaging (WLCSP) auf Wafer-Ebene und gestapelten 3 D-Packages.
4. Zuletzt kommt EndprüfungDer gepackte Chip wird vor dem Versand noch einmal über Spannung und Temperatur überprüft.

Jahrzehntelang wurde dieses Back-End als die “einfache” Hälfte behandelt. Diese Annahme ist mittlerweile veraltet: Fortschrittliche Verpackung, Stapeln und Verknüpfen mehrerer Matrizen in einem Paket ist zu einer primären Möglichkeit geworden, die Leistungsskalierung aufrechtzuerhalten, da der Transistor schrumpft.

Im Inneren des Fab: Reinraum, Ausrüstung und Kosten

Das gesamte Frontend findet in einem Reinraum statt, da bei diesen Abmessungen ein einzelnes in der Luft befindliches Partikel eine Matrize ruinieren kann. Fabs werden darunter klassifiziert ISO 14644-1, „, die internationale Reinraum-Reinlichkeit mit kritischen Lithographie- und Ätzbereichen, die ungefähr der ISO-Klasse 1 1 entsprechen. „5, was bedeutet, dass die Luft nur eine Handvoll Submikronpartikel pro Kubikmeter transportiert, tausendmal sauberer als ein Operationssaal im Krankenhaus.

Diese Umgebung und die darin befindlichen Maschinen sind der Grund, warum Fabeln zu den kapitalintensivsten Fabriken gehören, die jemals gebaut wurden.

Ein neuer fortschrittlicher Fab läuft routinemäßig mit 1 TP4T10 –20 Milliarden, wobei allein das Gebäude und seine ultrasauberen Versorgungseinrichtungen mehrere Milliarden kosten, bevor ein einziges Werkzeug installiert wird. Den Rest macht Tooling aus: Lithografie-Scanner, Radierer, Abscheidungskammern, Implanter und Messtechnik, geliefert von einer kurzen Liste von Firmen, darunter ASML, Applied Materials, Lam Research und Tokyo Electron. Das ist die ehrliche Antwort auf eine Frage, die jeden Monat Millionen von Menschen suchenWarum können nicht mehr Länder einfach ihre eigenen Chips bauen? Diese Barriere ist keine Geheimhaltung; Es geht um die milliardenschwere Eintrittskarte, die EUV-Versorgung aus einer Hand und die Jahre, die es braucht, um eine hohe Rendite zu erzielen.

Branchenausblick 2026: EUV, Advanced Packaging & Reshoring

Die Halbleiterfertigung steht nicht still und wird derzeit von drei Kräften umgestaltet.

Marktrichtung. Der globale Halbleitermarkt erreichte im Jahr 2025 rund 1 TP4T796 Milliarden US-Dollar Briefing des Europäischen Parlaments 2026 zum Chips Act, Getrieben durch die Nachfrage nach Rechenzentrums- und KI-Silizium. Die Deloitte-Halbleiterausblick 2026 Die Projekte setzten einen starken Umsatz fort und konzentrierten sich stärker auf das Lieferkettenrisiko.

Technologieentwicklung. Zwei Schichten sind am wichtigsten. Erstens schreitet die Lithographie immer weiter in Richtung High-NA-EUV voran, um die Funktionen noch kleiner zu machen. Zweitens und störenderFortschrittliche Verpackung Vom Nachgedanken zum Hauptereignis übergeht Eine Analyse aus dem Jahr 2025 vom Georgetowns Zentrum für Sicherheit und neue Technologie (CSET) argumentiert, dass das Stapeln und Integrieren mehrerer Matrizen (heterogene und 3 D-Verpackungen) heute von zentraler Bedeutung für die Leistungs- und Lieferkettensicherheit ist und kein Back-End-Produkt. Auch die Nachfrage nach Materialien mit großer Bandlücke steigt und zieht die Waferschnitttechnologie in Richtung härterer Substrate wie z Waferschneiden aus Siliziumkarbid (SiC), Saphirwaferschneiden, und hoher Durchsatz Solar Siliziumschneiden.

Politik und Geographie. Reshoring ist die Überschrift Die Verband der Halbleiterindustrie Projekte über $2,3 Billionen an Investitionsausgaben der Industrie im Laufe des Jahres 2024 2032 (gegenüber $720 Milliarden im vorangegangenen Jahrzehnt) und erwartet, dass sich die Produktionskapazität der USA bis 2032 etwa verdreifachen wird Europas Chips Act 2.0 drängt in die gleiche RichtungEin branchenweit dokumentierter Haken ist, dass der Aufbau einer führenden Fabrik außerhalb Asiens länger dauern und mehr kosten kann, daher geht es in den nächsten Jahren darum, diese Lücke zu schließen und nicht nur Projekte anzukündigen.

Was tun damit: Wenn Sie Chips beschaffen oder Ausrüstungsinvestitionen für 2026 bis 2027 planen, beobachten Sie die erweiterte Verpackungskapazität und die Wafersubstratversorgung genauso genau wie beim Hauptknotenrennen, dann sind es die Orte, an denen sich die Engpässe (und Chancen) bewegen.

Häufig gestellte Fragen