半導体製造: 砂からチップまでの完全なプロセス

の The 半導体製造プロセス 精製された砂のスライスを、数十億個のトランジスタを保持する爪サイズのチップに変える 地球上で最も要求の厳しい生産シーケンスの 1 つです。単一の最先端ロジック チップは、完成するまでに数百から 1,000 以上の個別のプロセス ステップと約 90 のパターン化された層を通過できます。このガイドは、生のシリコンとウェーハのスライスからリソグラフィー、エッチング、ドーピング、メタライゼーション、ダイシング、パッケージングまで、完全な流れを歩き、最も困難で最も見落とされてきたエンジニアリングが実際にどこで起こるかを示します。.

半導体製造プロセスとは何ですか?

半導体の製造工程は、ウェーハと呼ばれる結晶シリコンの薄いディスク上に集積回路、チップを層ごとに構築する物理的および化学的ステップのシーケンスです。 fab は、1 つの部品を彫刻するのではなく、ウェーハ全体に同じ回路パターンを同時に印刷し、一度に数百または数千の同一のダイを生成します。各ダイは後に切り取られ、チップにパッケージ化され、最終的に電話、車、またはデータセンターに運ばれます。.

並外れたものにしているのは繰り返しです 現代のチップは6 つのステップで作られているのではなく、その6 つは カテゴリー. 。 実際には のコア ループ フィルム堆積→レジスト付きコート→パターン露光→エッチング→ドープ は数十回繰り返され、およそ90 のパターン化されたレイヤーを積み重ねます。 覚えておく価値のあるアイデアは次のとおりです:

以下は、このガイドの残りの部分、すべての主要なステージ、その機能、およびそれを実行する機器の種類に関する方向マップです。.

フロントエンドとバックエンド: チップ製造の 2 つの半分

半導体製造のすべてのステップは、2 つの半分のうちの1 つに分類されます。 the フロントエンド (ウェーハ製造、またはフロントエンドオブラインと呼ばれることが多い) は、クリーンルーム内のウェーハ上にトランジスタと配線を構築します。ザ バックエンド (組み立て、パッケージングとテスト、時にはウェーハテスト、そして組み立てに分割) 完成したウェーハを取り出し、それを個々のダイに切断し、各ダイを使用可能な保護されたチップに変えます。 広く使用されている 4 段階の業界モデルは、これをウェーハ製造、ウェーハテスト、組み立て/パッケージング、および最終テストに分割します。.

その区別は学術的なものではなく、誰が、どこで、どのようなコストで作業を行うかが変わります。あるプロセスエンジニアが公開質疑応答フォーラムで述べたように、フロントエンドオブラインは「ウェーハ上にトランジスタを作成する何百ものユニークで重要なステップ」であるのに対し、バックエンドステップは比較的標準化されています。その違いこそが、2 つの半分がますます異なる大陸で構築される理由なのです。.

この地図を保持してください。ある国が「独自のチップを作りたい」と読むと、ほとんどの場合、それは最も高価で最も複製が難しい半分であるフロントエンドの生地を意味しますが、バックエンドのパッケージは歴史的に低コストの地域に集中しており、その分割は現在変化しています。展望セクションで説明されているように。.

砂からウェーハまで: シリコン精製、インゴット、スライス

単一のトランジスタがパターン化される前に、ウェーハが必要であり、1 つを作ることはそれ自体のプロセスです。 珪砂は冶金シリコンに還元され、その後純度99.99%よりも優れた電子グレードのポリシリコンに精製されます(最も要求の厳しいグレードは9対11ナインに達します)。そのポリシリコンはチョクラルスキープロセスによって溶融され、単結晶の「インゴット」に引き込まれ、直径300mmまでの単結晶シリコンのサラミ型シリンダーが生成されます。.

シリコンウェーハはどのように作られるのでしょうか?

次に、そのインゴットを薄いディスクにスライスし、次にラップし、エッチングして研磨し、ほぼ完璧なミラー仕上げにします。スライスは、ほとんどのプロセス概要がスキップするステップであり、その後のすべての品質上限を静かに設定するものです。合計厚さ変動 (TTV)、弓、表面の損傷は、フィルムが堆積する前に、ここで大部分が決定されます。スライスが不均一である場合、下流リソグラフィーの量は、それが消費した平坦度予算を完全に回復することはできません。.

スライスは a で行われます シリコンウェハ 切断 ワイヤソー接着ダイヤモンド研磨剤でコーティングされた薄いスチールワイヤーの長いループで、インゴットを通して鋸で切ります。 の研究者によるウェーハスライシングの2025 年のレビューによると ストラスクライド大学 (機械システムと信号処理、2025 年), 、ダイヤモンド ワイヤー鋸で切断は古いスラリーの方法よりよい表面質およびより低いカーフの損失を渡すので正確に支配的なウエハー スライス技術になりました。.

“「カーフ」とは、カット自体によってシリコンがほこりになったことです。不快な算術は次のとおりです。 50 μm 未満の超微細ダイヤモンド ワイヤでは、カーフ幅をおよそ 60 ～ 80 μm に保持できますが、ウェーハの厚さを約 150 μm しかスライスしない場合、カットによって失われた材料は保持しているウェーハの厚さに近づくことができます。現代の高スループット ラインでは、複数のワイヤがインゴット全体を一度に切断します;これ マルチワイヤースライシング アプローチは、ウェーハ経済を大規模に機能させるものです。.

酸化と堆積: 薄膜層の構築

磨かれたウエハーを手に、フロントエンドのループが始まります 各サイクルの最初の仕事は、次のパターンが刻まれる原料である薄膜を置くことです フィルムの厚さはわずかナノメートルから数百ナノメートルで、その方法は材料と必要な精度に依存します。.

• ✔熱酸化酸素や蒸気中でウェーハを加熱することで 二酸化ケイ素絶縁層を成長させます その酸化物が成長しているからです から シリコン自体は非常にきれいに結合します。.
• ✔化学気相成長 (CVD)ウェーハ表面のガスを反応させて、窒化ケイ素やポリシリコンなどの膜を堆積させます。.
• ✔対照的に、, 物理蒸着(PVD/スパッタリング) 原子をターゲットから叩き落として、通常は金属の場合、原子がウェーハ上に沈降します。.
• ✔最後に、, 原子層堆積 (ALD) デバイスが収縮するときに使用される最も薄く、最も均一な膜を得るために、一度に 1 つの原子層を置きます。.

なぜこれほど多くの方法があるのか フィルムのジョブが技術を決定するため ピンホールフリーでなければならない絶縁体、狭い溝を埋める必要がある金属、数原子の厚さのゲート誘電体はそれぞれ異なる物理学を必要とし、それぞれの新しい層は、すでにその下にあるパターン化された層を乱すことなく堆積する必要があります 関連するステップであるエピタキシーは、デバイスの性能に手付かずの開始表面が必要な場合に、その下のウェーハに整列した新鮮な単結晶シリコン層を成長させます。.

フォトリソグラフィー: 回路パターンの印刷

フォトリソグラフィーは半導体製造の決定的なステップであり、トランジスタの小型化を決定し、約 90 層ごとに繰り返されます。まずウェーハをフォトレジストと呼ばれる感光性フィルムでコーティングし、次にパターン化されたマスク (フォトマスク) を通して投影された紫外線にさらします。レチクルにライトが当たる場所、レジストは化学変化を起こし、マスクの設計図をウェーハに転写します。.

半導体製造におけるフォトリソグラフィとは?

ナノメートルスケールの写真パターニングです 露光波長が解像度の限界を設定します:365 nmと193 nmの深紫外線 (DUV) 光は古いノードとミッドレンジのノードを処理しますが、非常に優れた特徴はわずか13.5 nmの極端紫外線 (EUV) 光で印刷されますが、非常に短い波長は通常のレンズに吸収されるため、錫の液滴をレーザーで蒸発させて生成し、完全にミラーで集束する必要があります。各層でループ ラン: コート レジスト → アライン → 露光 → 現像 → 検査し、ウェーハをエッチングに手渡します。.

“「EUVリソグラフィスキャナは、エアバスA320を2 台分も重量があり、$3億8000 万の近傍でコストがかかります。これらを製造する企業は世界でちょうど1 社あり、高度なノードがなぜこれほど集中しているのかがわかります。」”

その集中力がリソグラフィーの本当の物語です。最も高度なパターニングは単一のサプライヤー (ASML) と一握りのレジストおよびマスク メーカーに依存しているため、フォトリソグラフィーはプロセスの技術的中心であると同時に、その最大の地政学的チョークポイントでもあり、このテーマは検索需要に再び現れます。そこでは、「フォトリソグラフィー」と「EUV リソグラフィー」への関心が高まっています。.

エッチング、ドーピング、イオン注入

リソグラフィーはレジストにステンシルを作成するだけです。 2 つのステップでそのステンシルを実際の回路に変換します。. エッチング レジストの開口部から材料を除去し、パターンを下のフィルムに切り込みます。 乾式(プラズマ)エッチングは、鋭利な垂直の側壁に反応性ガスを使用し、高度なノードでは標準的です。 ウェットエッチングは、重要度の低い層に化学浴を使用します。その本当の課題は選択性であり、下の層を損傷することなく、意図したフィルムを正確に除去し、場合によっては数原子層内に除去します。.

それから来る ドーピング, 、これはシリコンに切り替え可能な電気的挙動を与える 純粋なシリコンは良い導体でも良い絶縁体でもない; 制御された不純物、p型領域を作るホウ素、n型のためのリンまたはヒ素を導入することにより、エンジニアはトランジスタスイッチを作る接合部を作る今日の支配的な方法です イオン注入:ドーパント原子はイオン化され、加速され、正確に制御された深さと線量までシリコンに焼成され、その後、高温アニールが結晶を修復し、ドーパントを活性化します。いくつかのステップでは古い拡散炉が依然として使用されていますが、移植により小さな形状に必要な深さが制御されます。.

金属化、相互接続、CMP

トランジスタが存在したら、それらを一緒に配線する必要があり、配線は独自の多階建て都市であるという最新のチップ上にあります。このバックエンドオブラインステージ(バックエンドパッケージと混同しないでください、まだウェーハファブの内側にあります)は、絶縁誘電体によって分離された、通常は銅の金属相互接続の10層以上の積層層を構築します。その主な技術は銅ダマシンプロセスです。トレンチはエッチングされ、裏打ちされ、電気メッキされた銅で満たされ、余分な部分は研磨されます。.

その研磨工程化学機械平坦化 (CMP)は多層チップの縁の下の力持ちです。 、各金属層の後でCMPは粉砕し、完全に水平な表面だけに焦点を当てることができるので、再度平らなウェーハを化学的に磨きます。 skipそれ、および高度走査器の小さい焦点深度は単に印刷しない次の層を意味します。 CMPは流れ中の沈着および金属のステップの後に、時々ウェーハごとの数十回実行されます。.

したがって、完成したウェーハは実際には 2 つの構造を積み重ねたものです。底部のトランジスタと、その上に電力と信号を運ぶ銅の密な相互接続があり、すべて下の層を乱すことなく構築されています。.

ウェーハテスト、ダイシング、組み立て、梱包

ウェーハがフロントエンドのファブから出ると、数百または数千個の完成したダイが保持されますが、まだチップではありません。バックエンド処理により、プローブテスト、ダイシング、アセンブリ、最終テストの 4 つの動きを通じて、ウェーハがパッケージ化されたテスト可能な製品に変わります。.

1. ウェーハプローブ/電気ソート: すべてのダイはウェーハ上で電気的にテストされます。故障はマークされているため、良好なダイのみが前進します。.
2. ダイシング: ウェーハは個々のダイに切断されます 切断はダイヤモンドダイシングソー、レーザー、またはプラズマによって行われ、インゴットスライシングと同様に、カーフ、チッピング、エッジの強度が歩留まりを決定する硬くて脆い切断精度 ダイヤモンドワイヤーとブレードダイシング 薄い金型や壊れやすい金型では欠けに耐えられない場合に使用されます。.
3. アセンブリ/パッケージング: 各グッドダイは基板に接着され、ワイヤボンディングまたはフリップチップバンプで外界に接続され、その後カプセル化されます。パッケージスタイルは、bgaおよびqfnからウェーハレベルのチップスケールパッケージング(wlcsp)およびスタック3dパッケージまで多岐にわたります。.
4. 最後 くる 最終テストパッケージ化されたチップは、出荷前に電圧と温度にわたって再度チェックされます。.

何十年もの間、このバックエンドは「簡単な」半分として扱われてきました。その仮定は現在では時代遅れです。高度なパッケージング、複数のダイを 1 つのパッケージに積み重ねてリンクすることは、トランジスタの収縮が遅くなるにつれてパフォーマンスのスケーリングを維持するための主要な方法となっています。.

ファブの内部: クリーンルーム、設備、コスト

これらの次元では、単一の浮遊粒子がダイを台無しにすることができるので、フロントエンドのすべてはクリーンルーム内で起こります。 Fabsはに分類されます ISO 14644-1, 、国際クリーンルームの空気清浄度規格。重要なリソグラフィーとエッチング領域はほぼ ISO クラス 1 ～ 5 ¢ に保持されています。つまり、空気は立方メートルあたり数個の亜ミクロン粒子しか運ばず、病院の手術室の数千倍もきれいです。.

その環境とその中の機械のおかげで、工場はこれまでに建設された工場の中で最も資本集約的な工場の一つとなっています。.

新しい高度なファブは、日常的に$10 ~ 200 億を実行し、建物とその超クリーンなユーティリティだけで、単一のツールが設置される前に数十億の費用がかかります。 ツーリングが残りの部分を占めます: リソグラフィースキャナー、エッチャー、堆積チャンバー、インプランター、計測学、ASML、アプライドマテリアルズ、ラムリサーチ、東京エレクトロンなどの企業の短いリストから供給されていますこれは、毎月何百万人もの人々が検索する質問に対する正直な答えですなぜ、より多くの国が、ただ独自のチップを構築できないのか? その障壁は秘密主義ではありません;それは数十億ドルの参入チケットであり、単一ソースの EUV 供給であり、高収量に達するまでにかかる年数です。.

業界見通し 2026: EUV、高度なパッケージングおよびリショアリング

半導体製造は立ち止まらず、現在 3 つの力が半導体製造を再構築しています。.

マーケットディレクション. によると、世界の半導体市場は2025年に約$7,960億米ドルに達した 欧州議会のチップ法に関する2026年の説明会, 、 データセンター と AI シリコン の 需要 に 牽引 さ れ て. The 2026 デロイト 半導体 見通し プロジェクトは、サプライチェーンのリスクにさらに重点を置くとともに、好調な売上を続けました。.

テクノロジーの進化. 2 つのシフトが最も重要です。まず、リソグラフィーは High-NA EUV に向かって前進し続け、特徴をさらに小さく押し出します。 2 つ目は、より破壊的です高度なパッケージング は後付けからメインイベントに移行している。 からの2025 年の分析 ジョージタウンのセキュリティおよび新興技術センター (CSET) は、複数のダイ (異種および3Dパッケージング) を積み重ねて統合することが、現在、バックエンドの商品ではなく、パフォーマンスとサプライチェーンのセキュリティの中心となっていると主張しており、このため、ワイドバンドギャップ材料の需要も高まっており、ウェーハ切断技術を次のようなより硬い基板へと引き寄せています 炭化ケイ素(sic)ウェーハ切断, サファイアウェーハスライシング, 、およびハイスループット ソーラーシリコン切断.

政策 と 地理. リスホーリング 見出し は. the 半導体 産業 協会 2024～2032年に約$2兆3000億の産業設備投資(過去10年間で$7,200億)を計画しており、米国の製造能力は2032年までに約3倍になると予想している 欧州チップ法第2.0条は同じ方向に進んでいる 業界全体で文書化されているキャッチの1つは、アジア以外で大手ファブを建設するには時間がかかり、コストも高くなる可能性があるため、今後数年間はプロジェクトの発表だけでなく、そのギャップを埋めることが重要だということだ。.

これをどうするか: 2026 ～ 2027 年にチップを調達したり、機器への投資を計画したりする場合は、ヘッドライン ノードの競合と同じくらい高度なパッケージング容量とウェーハ基板の供給に注目してください。これらがボトルネック (および機会) の動きです。.

よくある質問frequently Asked Questions